Zmniejszanie poboru mocy w samotestujących układach cyfrowych

dc.contributor.author	Puczko, M.
dc.contributor.author	Murashko, I.
dc.contributor.author	Yarmolik, W.
dc.coverage.spatial	Gliwice	ru_RU
dc.date.accessioned	2024-11-01T06:19:27Z
dc.date.available	2024-11-01T06:19:27Z
dc.date.issued	2007
dc.identifier.citation	Puczko, M. Zmniejszanie poboru mocy w samotestujących układach cyfrowych / M. Puczko, I. Murashko, W. Yarmolik // Pomiary Automatyka Kontrola. — 2007. —Vol. 53. — № 7. — P. 3—5.	ru_RU
dc.identifier.uri	https://elib.gstu.by/handle/220612/39075
dc.description.abstract	The power dissipation calculation of pseudorandom Test Pattern Generator (TPG) and Signature Analyzer (SA) in BIST is presented in this paper. The new idea, presented in the paper of test generation in BIST (Built-In Self-Test) allows reducing power dissipation during testing of the digital circuit. The main idea of proposed design is using flip-flops of type T.	ru_RU
dc.language.iso	pl	ru_RU
dc.publisher	Wydawnictwo PAK	ru_RU
dc.subject	Niski pobór mocy	ru_RU
dc.subject	Test-per-clock	ru_RU
dc.subject	Wbudowane samotestowanie	ru_RU
dc.subject	Przerzutnik –T	ru_RU
dc.subject	Przerzutnik-D	ru_RU
dc.subject	Low power BIST	ru_RU
dc.subject	Test-per-clock	ru_RU
dc.subject	Flip-flop–T–D	ru_RU
dc.subject	BIST	ru_RU
dc.title	Zmniejszanie poboru mocy w samotestujących układach cyfrowych	ru_RU
dc.type	Article	ru_RU